[report,족보등업]CPLD report
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작성일 19-08-16 17:37
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우선 VHDL에서는 하드웨어의 선(wire)를 signal 이라는 걸로 표현합니다.
각각의 데이터 타입을 어떻게 쓰는지 예를 들어 보겠습니다.
쉽게 설명(說明)하면 스칼라 타입은 하나짜리고 벡터 타입은 여러개를 뭉쳐놓은거라고 할 수 있죠.
먼저 스칼라 타입에는 다음과 같은 데이터 타입이 있습니다.
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순서
[report,족보등업]CPLD report
이번 시간의 VHDL의 데이터 타입에 마주향하여 알아봅니다.
관심이 있으시 분들은 많이 보셨을 std_logic 과 같은 이런 타입들입니다.
- Bit
- Boolean
- integer
- Real
- Physical
- Std_logic
- Std_ulogic
- Enumerated
꽤 많죠..^^
이런 스칼라 타입의 그룹을 벡터 타입이라고 하구요.
라이브러리에 미리 定義(정의)된 벡터 타입은 다음과 같은 데이터 타입이 있습니다.
이런 타입에는 스칼라 타입과 벡터 타입이 있습니다.
그래서 시그널을 선언을 할 때는 다음과 같이 써 줘야 합니다.
signal A,B : bit;
맨앞에는 signal이라고 쓰고 그다음은 시그널의 이름 그다음음은 데이터 타입순으로 씁니다.
- Bit : 0 과 1의 값을 가지는 데이터 타입
ex) signal A : bit;
signal B : bit;
- Boolean : true 와 false의 값을 가지는 데이터 타입
ex) signal A : boolean;
signal B : boolean;
- integer : 정수의 값을 가지는 데이터 타입
ex) signal A : integer range 0 to 7;
signal B : integer range 15 d…(drop)
설명
다.
시그널의 이름은 C의 변수명과 같이 유저가 정하는 이름이구요.
데이터 타입은 위에서 열거한 것중 원하는 데이터 타입을 써주면 됩니다.
- Bit_vector
- Std_logic_vector
그럼 실제로 어떻게 사용하는지 보겠습니다.